7月4日，观察者网获悉，根据中国科学院科技论文预发布平台ChinaXiv最新公示论文，华为半导体负责人何庭波于7月3日发布《面向多层级电子系统的时间缩微理论》（韬定律）V2版本。
相比5月25日发布的V1版本，新版在原有理论框架基础上，补充了大量工程落地细节、实测量化数据和产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。
从论文结构来看，V2版本对V1版本的引导段落进行了整合，形成8章完整论述体系，章节逻辑和技术分层更加清晰。新版论文还新增多张原理与实物示意图，覆盖τ分层时空模型、LogicFolding架构、键合界面截面、Unified Bus互连架构、Hi-ONE光引擎等核心技术，使“时间缩微”理论从概念阐述进一步延伸到系统级技术路径展示。
在工程落地层面，V2版本重点细化了LogicFolding的齿比（gear ratio）概念。论文显示，当混合键合间距接近顶层金属布线尺寸时，3D设计空间可由传统“宏块级离散优化”转向“单元级连续优化”，从而实现更接近全局最优的垂直逻辑划分。
这意味着传统3D堆叠不再只能按照功能模块进行分层，而是可以在更细粒度的电路单元层面展开设计优化。
新版论文还新增了量产实测数据表，明确给出Kirin 2026与基准Kirin 9030 Pro在电压、频率、归一化功耗、面积和功率密度等维度的对比数据。这部分内容也使V2版本相比V1版本更强调工程验证和量化支撑。
此外，V2版本进一步细化了全场景技术路线图。在移动端，论文补充了TSV从顶层金属下移至M6层、多有源层堆叠等演进路径；在AI端，则明确了Ascend系列加速器的迭代节奏，并围绕Unified Bus、Hi-ONE光引擎等技术展示后续演进方向。
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